ترجمه متن VLSI Design of a RSA Encryption/Decryption Chip using Systolic Array based Architecture

ترجمه متن VLSI Design of a RSA Encryption/Decryption Chip using Systolic Array based Architecture

قسمتی از متن در اینجا آورده شده است : VLSI Design of a RSA Encryption/Decryption Chipusing Systolic Array based Architecture طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSAبا استفاده از سبک معماری آرایه سیستولیکChi-Chia Sun, Bor-Shing Lin, Gene Eu Jan & Jheng-Yi Lin این مقاله طراحی VLSIیک RSA با قابلیت تنظیم سیستم رمزنگاری کلید عمومی را ارائه می دهد که ۵۱۲ بیت، ۱۰۲۴ بیت و ۲۰۴۸ بیت را بر اساس الگوریتم مونتگمری پشتیبانی می کند و قابلیت دستیابی به سیکل های ساعت قابل مقایسه کارهای مربوطه متداول را، با اندازه قالب کوچکتردارد. ما از روش باینری برای به توان رساندن واحدی استفاده می کنیم و الگوریتم مونتگمری را همراه با مفهوم آرایه سیستولیک برای طراحی مدارات الکترونیکی که بطور موثر اندازه قالب را کاهش می دهد؛ برای ضرب واحدی جهت ساده سازی پیچیدگی محاسبات اتخاذ کرده ایم. معماری اصلی چیپ شامل چهار بلوک تابعی به نام واحد ورودی/خروجی، واحد رجیستر، واحد حسابی و واحد کنترل است. ما مفهوم آرایه سیستولیک را برای طراحی تراشه رمزگذاری/رمزگشاییRSAبا استفاده از زبان سخت افزاری VHDLاعمال می کنیم که توسط تکنولوژی …

قسمتی از متن در اینجا آورده شده است : VLSI Design of a RSA Encryption/Decryption Chipusing Systolic Array based Architecture طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSAبا استفاده از سبک معماری آرایه سیستولیکChi-Chia Sun, Bor-Shing Lin, Gene Eu Jan & Jheng-Yi Lin این مقاله طراحی VLSIیک RSA با قابلیت تنظیم سیستم رمزنگاری کلید عمومی را ارائه می دهد که ۵۱۲ بیت، ۱۰۲۴ بیت و ۲۰۴۸ بیت را بر اساس الگوریتم مونتگمری پشتیبانی می کند و قابلیت دستیابی به سیکل های ساعت قابل مقایسه کارهای مربوطه متداول را، با اندازه قالب کوچکتردارد. ما از روش باینری برای به توان رساندن واحدی استفاده می کنیم و الگوریتم مونتگمری را همراه با مفهوم آرایه سیستولیک برای طراحی مدارات الکترونیکی که بطور موثر اندازه قالب را کاهش می دهد؛ برای ضرب واحدی جهت ساده سازی پیچیدگی محاسبات اتخاذ کرده ایم. معماری اصلی چیپ شامل چهار بلوک تابعی به نام واحد ورودی/خروجی، واحد رجیستر، واحد حسابی و واحد کنترل است. ما مفهوم آرایه سیستولیک را برای طراحی تراشه رمزگذاری/رمزگشاییRSAبا استفاده از زبان سخت افزاری VHDLاعمال می کنیم که توسط تکنولوژی …

قسمتی از متن در اینجا آورده شده است : VLSI Design of a RSA Encryption/Decryption Chipusing Systolic Array based Architecture طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSAبا استفاده از سبک معماری آرایه سیستولیکChi-Chia Sun, Bor-Shing Lin, Gene Eu Jan & Jheng-Yi Lin این مقاله طراحی VLSIیک RSA با قابلیت تنظیم سیستم رمزنگاری کلید عمومی را ارائه می دهد که ۵۱۲ بیت، ۱۰۲۴ بیت و ۲۰۴۸ بیت را بر اساس الگوریتم مونتگمری پشتیبانی می کند و قابلیت دستیابی به سیکل های ساعت قابل مقایسه کارهای مربوطه متداول را، با اندازه قالب کوچکتردارد. ما از روش باینری برای به توان رساندن واحدی استفاده می کنیم و الگوریتم مونتگمری را همراه با مفهوم آرایه سیستولیک برای طراحی مدارات الکترونیکی که بطور موثر اندازه قالب را کاهش می دهد؛ برای ضرب واحدی جهت ساده سازی پیچیدگی محاسبات اتخاذ کرده ایم. معماری اصلی چیپ شامل چهار بلوک تابعی به نام واحد ورودی/خروجی، واحد رجیستر، واحد حسابی و واحد کنترل است. ما مفهوم آرایه سیستولیک را برای طراحی تراشه رمزگذاری/رمزگشاییRSAبا استفاده از زبان سخت افزاری VHDLاعمال می کنیم که توسط تکنولوژی …

فنی و مهندسی

VLSI, رمزشناسی, RSA, 2084 بیت, آرایه سیستولیک

 

پاسخی بگذارید

نشانی ایمیل شما منتشر نخواهد شد.